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pll的意思是锁相回路或锁相环，用于统一整合时钟信号，使高频器件正常运转，如内存的存储资料等。PLL用于振荡器里的反馈技术。 很多电子产品要正常运转，通常需要外部的输入信号与内部的震荡信号同步。
一般的晶振因为工艺与成本原因，做不到很高的频率，但在需要高频应用时，由相应的器件VCO，实现转成高频，但并不稳定，故利用锁相环路就能实现稳定且高频的时钟信号。
锁相环路是一种反馈控制电路，简称锁相环。锁相环的特点是：利用外界输入的参考信号控制环路内部震荡信号的频率和相位。因锁相环能够实现导出信号频率对输入信号频率的自动跟踪，因此锁相环一般用于闭环追踪电路。锁相环在工作的过程中，当导出信号的频率与输入信号的频率相同时，输出电压与输入电压维持固定的相位差值，即输出电压与输入电压的相位被锁定，这便是锁相环名称的由来。
扩展阅读信号发生器具有独立的振荡器，每个振荡器都有自己的锁相环（PLL）。这使得信号发生器之间产生了相位漂移，如图7右侧所示。在大多数情况下，PLL可以在环路带宽（PLL的环路滤波器）的限制内锁定相位漂移。但是，PLL无法完全跟踪更高阶的响应。在MIMO系统中，信道之间的缓慢相位漂移并不是大问题，因此，共享同一频率参考的测量信道所提供的性能尚可接受。
stm32中，不同时钟频率都是通过分频逐次递减得到的，如果想得到更高频率的时钟，可以通过PLL锁相环将时钟频率变大。PLL锁相环是一种通过输入信号和反馈信号之间的相位比来产生高稳定的输出信号电路，通过合理的选择锁相环的输入时钟频率和反馈分频系数，就可以得到稳定且更高频率的时钟信号。当然这个最大输出频率是有限制的，设置不当会导致PLL不稳定或工作异常，因次设置前需要阅读芯片手册或者参考资料作出合理的设置和选择。